USB2.0 видео приобретение и развитие Системы OV7725 для стерео видения на основе FPGA

Система развития стерео видения видео сбора на основе FPGA Dual OV7725

1. Введение

Huasheng EDA развивает двойную систему сбора и развития изображения стереозвука, основанную на FPGA в соответствии с направлениями применения настоящего FPGA в обработке изображений.

Получение изображения системы и инициализация камеры написаны на языке VERILOG. Sd-карта написана на языке C на основе NIOS.

На основной плате используются две отдельные большие емкости памяти SDRAM (16 м * 16 бит), которые могут воплотить в жизнь алгоритм пинг-понга управления обработкой изображений. Один SDRAM также может использоваться в качестве памяти изображения, а другой SDRAM-в качестве памяти программы NIOS. SRAM (256 K * 16 бит или 512 K * 16 бит) на плате также может использоваться как высокоскоростное хранилище изображений или программа NIOS, работающая отдельно.

Мы собрали четыре камеры в SDRAM одновременно. Затем он прошит в четыре изображения (640*480). Дисплей выход VGA Дисплей или 7 дюймов ЖК-дисплей. Согласно нашей программе, пользователи могут модифицировать систему в многоэкранный разделитель или контролировать алгоритм стереовидения.

Наша основная плата EP4CE30 VER4.0 (32 бит * 8 м + 16 м * 16 бит SDRAM) также может быть выбрана, если пользователи требуют более высокого разрешения.

Если пользователи должны передавать стереозвук на дисплей и хранение ПК, у нас также есть дополнительный модуль расширения USB2.0/VGA. С помощью этой платы расширения USB2.0, полученные изображения стерео видения могут быть непосредственно переданы на пк через высокоскоростной дисплей и хранение USB2.0 в реальном времени.

2. Структура системы

3. Схема структуры системы

4. Краткое ознакомление с каждым модулем

(1) ядро FPGA

В качестве основной платы мы используем EP4CE30 VER3.2. EP4CE30, который используется в основной плате, принимает оптимизированную 60-нм технологию низкой мощности. Cyclone IVE FPGA расширяет преимущество с низким энергопотреблением от первого поколения Cyclone III FPGA. Новейшее поколение устройств уменьшило внутреннее напряжение на 25% по сравнению с предыдущими.

Основная плата разработана с шестислойной печатной платой, более BGA пакетов с большой вместимостью контактов и F484 пакетов, которые обеспечивают большую производительность и стабильность всей основной платы, а также большое количество эффективного ввода/вывода (157 независимый ввод/вывод).

Для облегчения пользовательской отладки и связи с ПК, мы добавляем USB к интерфейсу RS232 и используем PL2303 для проектирования USB к последовательному порту. Потому что последовательный порт очень полезная функция, проста в использовании и управлении. В настоящее время ПК в основном отменил интерфейс RS232.
Из-за высокоскоростного обмена данными между FPGA и памятью напрямую. Таким образом, существует много факторов помех, поэтому это также является ключевой причиной, почему трудно улучшить скорость многих плат по разработке. Поэтому, когда мы проектируем, мы стараемся быть рядом с чипом FPGA, и делаем анализ и моделирование EMC. Это позволит минимизировать помехи, вызванные тканевой доской. Два отдельных SDRAM и SRAM нашей платы развития контролируются независимая шина адреса данных. Это обеспечивает более гибкий дизайн. Два отдельных SDRAM могут легко сделать высокоскоростную обработку данных по настольному теннису, или один SDRAM может сделать NIOS программное хранилище, а другой может сделать высокоскоростное хранение данных DMA, максимальная скорость может составлять 166 М.

Мы используем чип LDO и конденсатор фильтра большой емкости для проектирования источника питания. Потому что энергопотребление платы на полной скорости очень низкое (общий рабочий ток 0,2-0.5A). Таким образом, используется источник питания LDO с супер стабильностью и низкой пульсацией. Стабильность и низкие помехи пульсации не сопоставимы с импульсным источником питания, который может использоваться в высокопроизводительных измерительных приборах. Мы можем обеспечить 3,3 В, 3 а рабочий ток в течение длительного времени. 1,2 V/1A, 2,5 V/0.8A.

Поскольку проводка является разумной, NIOS этой платы развития может работать стабильно и на высокой скорости выше 100 м частоты. Это ваш лучший выбор для оценки системы или прямой совместимости конечных продуктов применения.

Пользователи не могут сделать свои собственные целевые платы. Мы можем купить различные платы расширения. (Наша компания имеет различные платы видео захвата, вывода расширения) или через J6, J7 непосредственно вставляется в нашу панель EDA (EDA4.1, EDA5.1, EDA6.1, EDA7.0 четыре различных варианта материнской платы) или тест-бокс EDA. Таким образом, мы можем в полной мере использовать различные функции, предоставляемые нашей поддержкой EDA и улучшать периферийные ресурсы. Таким образом, набор недорогих мощных систем разработки и оценки SOPC может быть легко сконструирован.

Верхняя компоновка основной пластины

Базовая компоновка основной платы

Системные ресурсы основной платы FPGA

(2) плата интерфейса стерео видения с двумя камерами

Двойная интерфейсная плата камеры, которая имеет два независимых интерфейса OV7670 или OV7725 (все контролируются независимая IO), использует независимый источник питания. Интерфейсные платы могут быть подключены непосредственно к J11 или J6 местоположения основной платы FPGA.

Наш двойной OV7725 использует BGA для выравнивания. Расстояние между двумя камерами 1481 мил (37,6174 мм). Он используется для измерения глубины с помощью двух камер.

Интерфейс доска фото